chipsalliance/Cores-VeeR-EL2

🧠 VeeR EL2 – Core RISC-V mã nguồn mở bằng SystemVerilog

Một thiết kế core RISC-V hoàn toàn mã nguồn mở, được phát triển bởi Chips Alliance, hỗ trợ mô phỏng và tích hợp vào các dự án phần cứng thực tế.

VeeR EL2 là một core bộ xử lý RISC-V được viết bằng ngôn ngữ SystemVerilog, thuộc dự án Chips Alliance (trước đây là Western Digital). Thiết kế này cung cấp RTL cho một core có kiến trúc mở rộng được cấu hình linh hoạt, phù hợp để tích hợp vào các hệ thống FPGA hoặc ASIC. Dự án hỗ trợ công cụ mô phỏng như Verilator, cũng như các công cụ kiểm tra và định dạng như Verible.

✨ Điểm nổi bật

• Thiết kế RTL bằng SystemVerilog: Cung cấp mã nguồn hoàn toàn cho core xử lý RISC-V.
• Hỗ trợ Verilator (>=5): Mô phỏng nhanh và hiệu quả bằng công cụ mã nguồn mở.
• Cấu hình linh hoạt: Tùy chỉnh thông qua script veer.config, ví dụ: kích thước DCCM, chọn target (default, high_perf...).
• Tối ưu FPGA/ASIC: Hỗ trợ bật/tắt logic clock gating tùy theo nhu cầu sử dụng.
• Tích hợp toolchain: Hỗ trợ RISC-V GCC, Python 3.10+, Verible để lint và format.
• Cấu trúc thư mục rõ ràng: Tách các khối chức năng như IFU, EXU, LSU, DEC, DBG...
• Bản ghi cấu hình tự động: Sinh ra các file include (.vh, .h, .ld...) tương ứng với từng snapshot.
• Giấy phép Apache-2.0: Dễ dàng tích hợp vào dự án thương mại hoặc nghiên cứu.

💡 Vì sao đáng chú ý

Khác với các coreRISC-V khác chỉ cung cấp mã nguồn chuẩn, VeeR EL2 mang lại một thiết kế có thể tùy biến sâu rộng thông qua công cụ cấu hình riêng. Điều này giúp người dùng dễ dàng tạo ra các phiên bản tối ưu cho từng nền tảng như FPGA tốc độ cao hoặc ASIC tiết kiệm năng lượng. Ngoài ra, sự hỗ trợ từ cộng đồng Chips Alliance giúp dự án luôn được cập nhật và phát triển bền vững.

#RISC-V #SystemVerilog #OpenSourceHardware #FPGA #ChipsAlliance #TiniX