chipsalliance/Cores-VeeR-EH1

🚀 VeeR EH1 - Core RISC-V mã nguồn mở bằng SystemVerilog

VeeR EH1 là một core RISC-V được thiết kế bằng SystemVerilog, do CHIPS Alliance phát triển, hỗ trợ cấu hình linh hoạt và tích hợp sẵn testbench mẫu.

VeeR EH1 (hay còn gọi là Cores-VeeR-EH1) là một thiết kế core RISC-V mã nguồn mở sử dụng ngôn ngữ SystemVerilog. Dự án cung cấp RTL (Register-Transfer Level) đầy đủ cùng cấu trúc thư mục rõ ràng phân chia các thành phần chức năng như IFU, EXU, LSU, DEC...

✨ Điểm nổi bật

• Cấu trúc mô-đun rõ ràng: Tách thành các khối như ifu, exu, lsu, dec, dbg, dmi giúp dễ bảo trì và mở rộng.
• Hỗ trợ cấu hình linh hoạt: Dùng script veer.config để thiết lập kích thước DCCM, chọn target mặc định hoặc tối ưu hoá cho FPGA/ASIC.
• Mô phỏng Verilator nhanh: Hỗ trợ chạy mô phỏng bằng Verilator với đầu ra console, trace lệnh và waveform VCD.
• Tích hợp testbench mẫu: Cung cấp chương trình "Hello World" và các tệp hex mẫu để kiểm thử nhanh.
• Hỗ trợ nhiều simulator: Verilator, VCS, xrun, Questa, Riviera-PRO đều có thể sử dụng thông qua Makefile.
• Tùy chọn tối ưu tốc độ FPGA: Bật -fpga_optimize=1 để loại bỏ logic clock gating, phù hợp với thiết kế FPGA.
• Hỗ trợ công cụ chuẩn RISC-V: Yêu cầu cài đặt tool chain GCC 7.3+, Verilator 4.102+ và espresso nếu thay đổi instruction.

💡 Vì sao đáng chú ý

VeeR EH1 khác biệt nhờ khả năng tùy biến cao thông qua hệ thống snapshot và script cấu hình, cho phép người dùng dễ dàng điều chỉnh kích thước bộ nhớ, kiến trúc và mục tiêu triển khai (FPGA hay ASIC). Đây là lựa chọn lý tưởng cho các nhà thiết kế muốn nghiên cứu hoặc phát triển lên lịch sản phẩm dựa trên nền tảng RISC-V mở.

#RISC-V #SystemVerilog #OpenSourceHardware #FPGA #TiniX