RepositoryVHDL
stnolting

stnolting/neorv32

🖥️ A small, customizable and extensible MCU-class 32-bit RISC-V soft-core CPU and microcontroller-like SoC written in platform-independent VHDL.

2.3ksao
398fork
5issue
0lượt xem

Thành tựu nổi bật

Những danh hiệu mới nhất của dự án

1
TINIX TRENDING·Chủ đề: processor

#1 Repository Của Tuần

1
TINIX TRENDING·Chủ đề: vhdl

#1 Repository Của Tuần

1
TINIX TRENDING·Chủ đề: soc

#1 Repository Của Tuần

🚀 NEORV32 - Soft-core RISC-V viết bằng VHDL, nhỏ gọn nhưng đầy đủ

Một gói tích hợp CPU + SoC + Framework phần mềm + Cơ sở kiểm tra trong một, không phụ thuộc bên ngoài.

NEORV32 là một hệ thống trên chip (SoC) mang phong cách vi điện tử có thể tùy biến, xây dựng quanh CPU RISC-V NEORV32 bằng VHDL độc lập nền tảng. Dự án hướng đến việc trở thành bộ điều khiển phụ trong các thiết kế SoC lớn hoặc làm vi điện tử tùy biến nhỏ gọn. NEORV32 được thiết kế để hoạt động ngay lập tức, phù hợp với cả người mới bắt đầu và người dùng kinh nghiệm.

✨ Điểm nổi bật

  • Gói tích hợp toàn diện: CPU + SoC + Framework phần mềm + Cơ sở kiểm tra.
  • Không phụ thuộc bên ngoài: Hoàn toàn tự chứa.
  • VHDL hành vi, nền tảng độc lập: Không dùng primitives, macros hay thuộc tính nền tảng.
  • Hỗ trợ FPGA/ASIC: Bộ nhớ nội bộ có thể ánh xạ tới các primitive phần cứng.
  • Tùy biến CPU & SoC: Nhiều tùy chọn cấu hình chi tiết.
  • Tối ưu kích thước & tuân thủ RISC-V: Nhỏ nhất có thể trong khi vẫn tuân thủ chuẩn.
  • Tần số cao: Dễ dàng tích hợp và đạt timing.
  • Zero to printf: Từ không có gì đến chương trình đầu tiên trong thời gian ngắn.

💡 Vì sao đáng chú ý

NEORV32 khác biệt nhờ sự kết hợp CPU nhỏ gọn với một khung phần mềm và cơ sở kiểm tra hoàn chỉnh. Dự án hỗ trợ nhiều nền tảng như Zephyr, FreeRTOS, Linux không MMU, MicroPython, Ada và Rust, đồng thời tích hợp với LiteX và cung cấp bản chuyển đổi sang Verilog. Đây là lựa chọn lý tưởng cho người mới học FPGA hoặc RISC-V muốn khởi tạo nhanh một thiết kế vi xử lý tùy biến.


#RISC-V #VHDL #FPGA #SoC #OpenSource #TiniX

Dự án tương tự

Khám phá các dự án và mô hình AI khác có sự tương đồng.

RepositoryAssembly
SpinalHDL/VexRiscv

A FPGA friendly 32 bit RISC-V CPU implementation

3.3k
Oct 13, 2026
RepositoryAssembly
openhwfoundation/cva6

The CORE-V CVA6 is a highly configurable, 6-stage RISC-V core for both application and embedded applications. Application class configurations are capable of booting Linux.

3.2k
Oct 26, 2026
RepositoryHaskell
clash-lang/clash-compiler

Haskell to VHDL/Verilog/SystemVerilog compiler

1.6k
Oct 21, 2026
RepositoryPython
siliconcompiler/siliconcompiler

Modular hardware build system

1.2k
Oct 20, 2026
RepositoryVerilog
darklife/darkriscv

opensouce RISC-V cpu core implemented in Verilog from scratch in one night!

2.6k
Oct 12, 2026
RepositoryScala
SpinalHDL/SpinalHDL

Scala based HDL

2.1k
Oct 22, 2026
RepositoryPython
olofk/fusesoc

Package manager and build abstraction tool for FPGA/ASIC development

1.5k
Oct 23, 2026
RepositorySystemVerilog
chili-chips-ba/wireguard-fpga

Full-throttle, wire-speed hardware implementation of Wireguard VPN, using low-cost Artix7 FPGA with opensource toolchain. If you seek security and privacy, nothing is private in our codebase. Our door is wide open for backdoor scrutiny, be it related to RTL, embedded, build, bitstream or any other aspect of design and delivery package. Bujrum!

1.4k
Oct 22, 2026
RepositorySystemVerilog
chipsalliance/Cores-VeeR-EH1

VeeR EH1 core

971
Jul 16, 2026